2014年7月11日 星期五

VHDL Delay

1. 慣性延遲(inertial delay model), 可以用在程式當中,但是synthesis後會被optimized
a <= b after 1ns;

2. 傳遞延遲,通常用在testbench的輸入輸出
a <= transport b after 1ns;

wait for time expressions
wait on signal
wait until condition

這些都是不能合成的,最好只用在testbench裡面

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