VHDL textio example

汗顏阿! VHDL 寫了一陣子,沒寫過file IO(因為用不到阿阿阿!),之前Verilog寫的也都忘光了

來看一下怎麼寫,Debug的時候也可以用

先來測試寫入

注意! file inout and output cannot be synthesized

I/O operations do not refer to I/O pins of FPGA chips

textio 在std library裡面

在寫之前別忘了加入

資料型態如果是string則用 TEXT

如果是integer則用 INTR

寫資料

以下在ARCHITECTURE裡面

結果長這樣,做完synthesis之後結果就會出現,讓我不明白的是為甚麼第一句會出現兩次!!!!!

如果要看模擬,則要在程式裡面加wait ,然後用translaste on off包起來

讀資料

輸入的資料如下,如果要看到模擬波形,要把out1與out2放在top layer

讀寫在一個process,把讀到的寫出來,但是還是一樣的老問題,為什麼第一個會重複阿!!!!

write的function還可以多設兩個參數,設右邊開始讀,還有讀多少bit